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capa do ebook Nova Arquitetura de Demodulador π⁄3-BPSK para os Satélites do Sistema Brasileiro de Coleta de Dados

Nova Arquitetura de Demodulador π⁄3-BPSK para os Satélites do Sistema Brasileiro de Coleta de Dados

 Este artigo apresenta o projeto de uma

nova arquitetura de demodulador 3-BPSK

totalmente digital a ser utilizado como parte de

um transponder regenerativo de bordo, o qual

está sendo desenvolvido para modernização

do Sistema Brasileiro de Coleta de Dados.

Este demodulador apresenta características

inovadoras, pois além de ser uma solução

totalmente digital, com processamento sobre o

sinal discreto, os circuitos de recuperação de

portadora e de sincronização de símbolo são

inéditos para esta aplicação. O trabalho também

apresenta os resultados de desempenho, em

termos de taxa de erros de bits e de tempo

de aquisição, obtidos através de simulação

computacional. As medidas demonstram que a

arquitetura proposta atende com certa margem

as especificações do sistema, tanto para o

tempo de sincronização como também para

a taxa de erros de bits, ficando apenas 1 dB

abaixo do limite teórico na condição em que a

taxa de erros de bits é 10-4.

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Nova Arquitetura de Demodulador π⁄3-BPSK para os Satélites do Sistema Brasileiro de Coleta de Dados

  • DOI: 10.22533/at.ed.4981908077

  • Palavras-chave: Demodulador 3-BPSK, PCD, SBCD, sincronismo de símbolo, recuperação de portadora.

  • Keywords: Demodulator 3-BPSK, PCD, SBCD, symbol synchronization, carrier recover.

  • Abstract:

    This paper presents the design

    of a new fully digital 3-BPSK demodulator

    architecture to be used as part of an on-board

    regenerative transponder, which is being

    developed for the modernization of the Brazilian

    Data Collection System. This demodulator has

    innovative features because besides having

    an architecture implemented via discrete

    signal processing, the carrier recovery circuits

    and the symbol synchronization circuits are

    unprecedented for this application. The work

    also presents the performance results, in

    terms of bit error rate and acquisition time,

    obtained through computational simulation. The

    measurements demonstrate that the proposed

    architecture meets the system specifications for

    both the synchronization time as well as the bit

    error rate, being only 1 dB below the theoretical

    limit in the condition where the bit error rate is

    10-4.

  • Número de páginas: 15

  • Antonio Macilio Pereira de Lucena
  • FLAVIA VASCONCELOS MAIA
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